IC

교육내용

이 교육은 Parasitic 저항 및 커패시터를 추출하는 Calibre xRC의 사용법과 Rule File Generation에 대하여 교육합니다. 다양한 Design Style에 맞는 Extraction 방법(Transistor-Level Extraction, Gate-Level Extraction)과 Hierarchical Extraction Flow에 대하여 실습 위주로 교육합니다.

교육목표

Transistor를 구성하는 공정 상의 각 Layer들이 Wafer 상에서 형성되는 구조에 의해 발생되는 기생 커패시턴스 및 기생 저항들에 대한 이해 및 각 Post Simulation을 위한 Downstream 분석툴 형식 및 Design Flow에 맞게 추출하는 방법 등을 습득합니다.

교육대상

Physical Layout 담당자, 설계 담당자, CAD 담당자를 포함한 모든 Calibre DRC/LVS를 적용하는 User

교육과정

Day 1

    - Foundational Flow Concepts
    - Parasitic Elements and Transistor-Level Extraction
    - Gate-Level Extraction

Day 2

    - Customizing Output Netlists
    - Hierarchical Parasitic Extraction